▌內容特色
    本書深入淺出地介紹Verilog硬體描述語言的特性，以及電腦輔助設計工具(CAD)。
    Verilog語言是一種一般性的硬體描述語言，它的語法與C語言相似，易學易用。本書是以邏輯合成的方式寫成的，可讓剛開始使用Verilog來 設計數位電路的新手們，用起來很上手。
    本書目的在於藉由學習Verilog語言的過程中去瞭解硬體描述語言的設計概念，進而完成設計數位晶片的最終目標。最新版本中新增UDP，且增強Verilog 2001特色。

▌目錄
第一章　數位電路的設計觀念
第二章　Verilog硬體描述語言簡介
第三章　Verilog的模組與架構
第四章　能否用於電路合成的Verilog語法
第五章　Verilog的敘述
第六章　Verilog電路設計的基本觀念
第七章　算術運算
第八章　組合邏輯電路與簡易的算術邏輯運算
第九章　循序邏輯電路
第十章　有限狀態機器
第十一章　進階設計概念
第十二章　記憶體設計與應用
第十三章　資料驗證電路
第十四章  Verilog 2001增強特色
第十五章　Verilog的檔案處理與除錯輔助功能
第十六章　User Defined Primitives
附錄Ａ　Verilog的識別字（Keywords）

▌序／導論
Verilog語言是一種一般性的硬體描述語言，它的語法與C語言相似，易學易用，而且能夠允許在同一個模組中有不同層次的表示法共同存在，設計者可以在同一個模組中混合使用：電晶體層次(Transistor Model)、邏輯閘層次模型(Gate Level Model)、暫存器轉移層次(Register Transfer Level)，以及行為模型(Behavioral Model)等4種不同層次的表示法來描述所設計的電路。

有鑒於市面上本介紹Verilog硬體描述語言的書籍，一般都普遍將電路描述的目標放在不同層次的仿真機制，能夠作為仿真的Verilog電路描述並不能代表著就能通過邏輯合成的步驟；也就是說有些Verilog的語法是專門用來作為電路仿真之用的，並不適用於邏輯合成的，因而讓一些剛開始使用Verilog來設計數位電路的新手們感到困惑，也因此釀成了筆者編寫此書的動機。

本書是教導學習Verilog硬體描述語言的書籍，目的在於藉由學習Veri-log語言的過程中去瞭解硬體描述語言的設計概念，進而完成設計數位晶片的最終目標。筆者是由淺入深地介紹各種電路的設計方式，或是同一種功能的電路但使用不同的語法敘述來設計，並且也有在電路的運作效能及面積等方面作概略性地比較。

本書使用Verilog硬體描述語言來實作出來，每個電路模組都是電腦輔助設計工具ModelSim之下，完成了模組電路作編譯、合成、仿真以及驗證…等等步驟，所以本書的各個模組都是可以實作得出來的。

本書筆者花了很大的心思及時間著手編寫，除了當成自己手邊的參考書籍以外，更希望大家能夠馳騁於Verilog硬體描述語言的世界裡，設計出更多實用的晶片來。

▌詳細資料
語言：中文
規格：平裝
分級：普級
開數：18開17*23cm